El empaquetado 3D consolida su papel como cuello de botella estratégico de la cadena de silicio
CoWoS de TSMC, Foveros de Intel y X-Cube de Samsung definen qué productos llegan al mercado tanto o más que el siguiente nodo de litografía.
El empaquetado avanzado ya no es la parte aburrida del ciclo de producción. Apilar dies, conectarlos con interposers y pegar memoria al cómputo se ha convertido en el factor diferencial de toda una generación de aceleradores. TSMC con CoWoS, Intel con Foveros y Samsung con X-Cube disputan una partida paralela que rara vez aparece en titulares pero define qué productos llegan al mercado.
La razón es física. Cuando los transistores se acercan a tamaños atómicos, las ganancias por generación caen y el coste por chip sube de forma no lineal. Apilar dies o combinar dies de procesos distintos en un mismo encapsulado ofrece otra palanca: menos distancia entre componentes, más ancho de banda, menos consumo.
El reacomodo reorganiza la cadena de suministro. Antes una fundición producía el wafer y un OSAT se encargaba del resto. Hoy el empaquetado más sofisticado lo hace la propia fundición y su agenda dicta plazos para clientes que necesitan integración compleja. El packaging se ha vuelto un cuello de botella estratégico tan crítico como las máquinas EUV.
Para los Estados que negocian capacidad, la cuestión se traduce en qué fracción del empaquetado avanzado mundial pueden asegurar dentro de sus fronteras. Para los fabricantes sin planta, en empezar a pensar el chip como un sistema multi-die desde el origen.
